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       芯片在設(shè)計(jì)階段有齊備的驗(yàn)證流程，UVM、形式驗(yàn)證以及基于FPGA的SLE等等驗(yàn)證手段可以保障設(shè)計(jì)功能正確性。一般來(lái)說(shuō)芯片可以流片，芯片的netlist是通過(guò)驗(yàn)證的測(cè)試?yán)樱瑢?shí)現(xiàn)設(shè)計(jì)需求的。 

       半導(dǎo)體檢測(cè)的數(shù)據(jù)結(jié)果用于工藝監(jiān)控和優(yōu)化以及產(chǎn)品設(shè)計(jì)優(yōu)化中。比如scan/mbist測(cè)試一般會(huì)將故障的具體信息存儲(chǔ)在數(shù)據(jù)庫(kù)，大量產(chǎn)品測(cè)試的這些故障信息會(huì)反標(biāo)到wafer具體die上，可能反標(biāo)到layout的X/Y坐標(biāo)上，如果有明顯的defect signature出現(xiàn)，工藝和設(shè)計(jì)就需要檢查是否有什么原因造成這種通用問(wèn)題， 是否有可以改進(jìn)的地方。

       半導(dǎo)體檢測(cè)也用stress加速老化測(cè)試，減少或者避免burn-in。burn-in一般需要125C/24h，目的是根據(jù)澡盆曲線(xiàn)，將早期失效的DUT通過(guò)stress篩選出來(lái)。因?yàn)閎urn-in的時(shí)間一般很長(zhǎng)，多數(shù)產(chǎn)品在ATE測(cè)試中加入高電壓短時(shí)stress測(cè)試可以加速老化，用較短的stress時(shí)間篩選出早期失效的DUT。

       對(duì)于芯片而言半導(dǎo)體檢測(cè)是很重要的，需要在項(xiàng)目中和測(cè)試工程師配合制定可行的計(jì)劃。